미국의 다국적 기술 및 컴퓨터 소프트웨어 회사 케이던스 디자인 시스템즈 (Cadence)는 9월 24일 TSMC와의 장기적인 파트너십을 통해 칩 설계 자동화와 IP 분야에서 주요 발전사항을 발표했습니다.
케이던스와 TSMC는 이번 협력을 통해 AI 기반 EDA부터 3D-IC, IP, 포토닉스까지 광범위한 분야를 포함, 세계 최고 수준의 반도체 개발이 가능해졌다고 밝혔습니다.
TSMC 첨단 공정 노드 설계 인프라 지원
양사는 TSMC N3, N2, A16 등 첨단 공정 노드를 위한 설계 인프라를 공동 개발했습니다. 이 프로젝트에는 케이던스 디자인 시스템즈의 Innovus Implementation System, Quantus Extraction Solution, Tempus Timing Solution, Pegasus Verification System 등 다양한 설계 도구가 활용됩니다.
케이던스 디자인 시스템즈의 AI 설계 플로우는 이제 TSMC의 N3, N2, A16 공정 기술과 TSMC 3DFabric의 새로운 기능들을 지원합니다. 또한 두 회사는 TSMC의 A14 공정을 위한 EDA 플로우 개발에도 협력하고 있으며, 첫 번째 PDK는 올해 말 출시될 예정입니다.
AI 기반 칩 설계 솔루션 개발
TSMC N2 공정에서 최적의 전력, 성능, 면적 (PPA)을 갖춘 칩 개발을 위한 AI 기반 설계 솔루션이 공동 개발됐습니다. TSMC는 Cadence JedAI Solution과 Cerebrus Intelligent Chip Explorer의 AI 기반 구현 기술을 검증했으며, 자동화된 설계 규칙 검사 (DRC) 위반 수정 지원 등 새로운 AI 기반 기능들도 검증했습니다.
3D-IC 설계 생산성 향상 기술
케이던스 디자인 시스템즈의 3D-IC 솔루션은 TSMC의 3DFabric이 제공하는 첨단 패키징 및 다이 스태킹 구성을 포괄적으로 지원합니다. 최신 기술에는 범프 연결 자동화 기능, 다중 칩렛을 위한 물리적 구현 및 분석, 스마트 정렬 마커 삽입 등이 포함됩니다.
AI 기반 Clarity 3D Solver와 Sigrity X Platform은 3Dblox 기반 시스템 레벨 SI/PI 분석과 최적화를 자동화합니다. TSMC-COUPE 멀티 파장 레퍼런스 플로우를 사용하는 고객들은 Celsius Thermal Solver와 함께 Virtuoso Studio를 활용할 수 있습니다.
TSMC N3P용 실리콘 검증 IP 제공
케이던스 디자인 시스템즈는 TSMC N3P 공정 기술에서 실리콘 검증된 최첨단 IP 솔루션을 지속 제공하고 있습니다. 새로운 IP에는 N3P에서 첫 번째 HBM4 IP, 14.4G 속도의 고속 메모리 인터페이스 LPDDR6/5X, DDR5 12.8G MRDIMM Gen 2 IP가 포함됩니다.
연결성 분야에서는 PCIe 7.0 IP를 통해 128 GT/s, 224G SerDes AI 인프라를 달성하고, AI PC 및 칩렛 생태계를 지원하는 첫 번째 eUSB2V2와 Universal Chiplet Interconnect (UCIe) 32G IP를 제공합니다.
케이던스 디자인 시스템즈의 디지털 및 사인오프 그룹 수석 부사장 겸 총괄 매니저 Chin-Chi Teng은 “Cadence와 TSMC는 고객을 위한 첨단 실리콘 설계 프로세스를 가속화하고 개선하는 데 지속적으로 전념하고 있습니다. AI 기능, IP 등을 통해 TSMC의 선도적인 기술을 지원함으로써 설계자들이 차세대 AI 및 HPC를 개발할 수 있도록 돕고 있습니다.”라고 강조했습니다.
TSMC 생태계 및 얼라이언스 관리 부문 디렉터 Aveek Sarkar는 “TSMC는 Cadence와 같은 OIP 파트너들과 함께 반도체 개발의 가장 복잡한 과제들을 해결하여 AI 시스템의 성능과 에너지 효율성을 향상시키고 있습니다. 지속적인 파트너십을 통해 상호 고객들이 실리콘으로의 여정을 가속화하고 AI의 급속한 확산을 주도할 수 있도록 지원하고 있습니다.”라고 설명했습니다.
이번 협력으로 AI 슈퍼사이클을 지원하여 설계부터 실리콘까지의 고객 여정을 간소화하고, 설계 성능과 에너지 효율성을 향상시킬 수 있을 것으로 기대된다고 합니다.